
IBM 2㎚ 칩 웨이퍼.[사진=IBM 제공]
IBM이 2나노미터(㎚·10억분의1m) 미세공정 기술로 설계된 칩을 세계 최초로 선보였다. 칩은 손톱만한 크기에 500억개의 트랜지스터를 담을 수 있는 미세공정기술로 개발됐다. 앞서 상용화한 7㎚ 공정 기반 칩보다 45% 높은 성능과 75% 적은 에너지 사용량을 달성할 것으로 IBM 측은 기대하고 있다. 이 기술로 양산된 중앙처리장치(CPU)가 전세계 모든 서버에 보급되면 지구 에너지 사용량의 1%를 차지하는 데이터센터의 탄소배출량을 낮춰 지구온난화 속도를 늦출 수 있다.
6일 IBM은 새로운 2㎚ 칩 기술이 하이브리드클라우드, 인공지능(AI), 사물인터넷(IoT) 시대에 계속 높아지고 있는 칩 성능과 에너지효율 증대 요구를 해소하고 반도체산업 첨단화를 도울 것이라고 밝혔다. 2㎚ 반도체 칩 기술은 미국 뉴욕 올버니 나노테크단지에 있는 IBM 올버니 연구소에서 개발됐다. IBM의 과학자들은 이곳에서 공공·민간 파트너와 반도체 성능 한계를 돌파하기 위해 협력 중이다.
IBM의 주장에 따르면 2㎚ 칩은 7㎚ 칩을 탑재한 휴대전화 모델 기준으로 배터리 수명을 4배로 늘려, 충전 주기를 1일에서 4일로 늘릴 수 있다. 또 모든 서버가 2㎚ 프로세서를 탑재하면 전세계 에너지 사용량 1%를 차지하는 데이터센터의 탄소배출량을 감축할 수 있다. 이밖에도 노트북 컴퓨터의 애플리케이션 처리와 인터넷 속도 등을 높일 수 있고, 자율주행차의 물체 감지와 반응에 걸리는 시간을 단축시킬 수 있다.
IBM은 2㎚ 설계 기술로 손톱만한 크기의 칩에 최대 500억개의 트랜지스터를 집적시킬 수 있게 됐다고 강조했다. 칩당 트랜지스터 집적 수를 늘리면 성능은 같으면서 더 작고 에너지 효율적인 반도체 칩을 만들 수 있다. 종전과 같은 크기의 반도체 성능과 안정성을 높일 수도 있다. 또 칩에 집적된 트랜지스터가 많다는 것은 프로세서 설계시 보안·암호화 기술이나 인공지능(AI)·클라우드 등 첨단 워크로드 기능을 개선할 수 있는 요소를 더 많이 탑재할 수 있다는 뜻이기도 하다.

미국 뉴욕 올버니 나노테크 단지에 위치한 IBM 연구소 내부. [사진=IBM 제공]
이날 IBM은 5㎚ 칩 설계를 발표한지 4년이 채 안 된 시점에 2㎚ 칩 설계를 개발했다는 점을 부각시켰다. 하지만 실용화까지는 좀 더 시간이 필요하다.
IBM은 최신 하드웨어인 'IBM 파워10' CPU와 'IBM z15' 메인프레임 시스템에 작년 하반기 처음 공개한 7㎚ 공정 기반 칩으로 향상된 기능을 구현하고 있다. 올해 말 7㎚ 업그레이드 공정 기반의 파워10 칩을 탑재한 'IBM 파워시스템' 서버 상용화 제품이 처음 출시될 예정이다. IBM의 메인프레임과 서버 시스템은 양산 가능성에 따라 5㎚와 2㎚ 칩 탑재 모델로 업그레이드될 전망이다.
다리오 길 IBM 연구소 총괄 수석부사장은 "2㎚ 칩에 담긴 IBM의 혁신은 반도체와 IT산업 전체에 필수적인 요소"라며 "지속적인 투자와 에코시스템의 연구개발(R&D) 협업 접근 방식이 어떻게 중요한 기술적 진보를 이루는지 보여주는 사례"라고 말했다.
IBM의 2㎚ 칩 설계는 나노시트(nanosheet) 구조를 채용한 공정에 기반한다. 일본 IT전문매체 PC워치에 따르면 나노시트는 지난 2017년 6월 일본 교토에서 열린 반도체기술학회(2017 Symposia on VLSI Technology and Circuits)에서 IBM, 삼성전자, 글로벌파운드리 등이 참여한 IBM 연합에 의해 발표됐다.
기존의 입체 트랜지스터 집적방식인 '핀펫(FinFET)' 구조는 트랜지스터의 '채널' 영역이 실리콘 기판에 수직 방향으로 만들어지는데, 나노시트 구조는 채널을 수평방향으로 뉘어서 만든 형태가 된다. 당초 수평방향이었던 평면펫(Planer FET) 트랜지스터의 채널은 기판 평면에 직접 맞닿는 한 겹만 존재하는데, 나노시트 구조에서는 게이트가 전방향을 감싼(Gate All Around) 채널이 여러 겹으로 쌓이는 적층 구조다.

IBM의 2㎚ 트랜지스터 단면도. [사진=IBM 제공]
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